CMOS 逻辑和存储器合作组成了半导体器材出产的绝大部分。本文思量的内存类型是 DRAM 和非易失性内存 (NVM)。要点是产品、自力芯片，因为这些芯片往往会推进内存手工。但是，嵌入式存储芯片估计将遵循与产品存储芯片相同的趋势，一般会有一些时刻滞后。关于 DRAM 和 NVM，都思量了具体的手工要求和潜在的处理方案。

DRAM的成长倾向

关于 DRAM，首要意图是持续将 1T-1C 单元的封装尺度扩大到 4F2 的实际极限。应战在于笔直晶体管结构、高 κ 电介质以进步电容密度，一起坚持低走漏。相同往常来说，DRAM 的手工要求跟着缩放而变得加倍难题。在已往的几年中，DRAM 引进了许多新手工（例如，193 nm 氟化氩 (ArF) 浸没式High NA 光刻手工和双图形手工、改进的单元 FET 手工，包含鳍型晶体管、埋葬字线/单元 FET 手工等等）。

因为 DRAM 存储电容器在物理上跟着尺度缩小而变小，因而等效氧化物厚度 (EOT) 有必要急剧缩小以坚持满足的存储电容。为了扩展 EOT，需求具有高相对介电常数 (κ) 的介电材料。因而，接收高κ(ZrO2/Al2O/ZrO2)的金属-绝缘体-金属(MIM)电容器作为接地规则在48nm和30nm半距离之间的DRAM的电容器。和这个材料进化和改进一向连续到 20 nm HP 和超高 κ（钙钛矿 κ > 50~100）材料被开释。此外，高 κ 绝缘体的物理厚度应按份额缩小以适应最小特征尺度。因而，电容器的 3-D 结构将从圆柱形变为柱形。

另一方面，跟着外围CMOS器材的微缩，这些器材构成后的工艺过程需求低温工艺流程。这关于一般在 CMOS 器材构成后构建的 DRAM 单元工艺来说是一个应战，因而仅限于低温处置。DRAM 外围配备要求能够放宽 Ioff 但需求更多 Ion 的低待机功耗 (LSTP) 配备。然则，在未来，将需求高 κ 金属栅极来坚持功能。

另一个首要主题是从 6F2 到 4F2 cell的迁徙。因为半距离缩放变得反常难题，因而不能能坚持本钱趋势。坚持本钱趋势并逐代增加总比特输出的最有期望的方法是改动单元尺度因子 (a) 缩放份额（其间 a = [DRAM 单元尺度]/[DRAM 半距离]）。现在 6F2（a = 6）是最常见的。例如，笔直单元晶体管是有必要的，但依然存在一些应战。另一种挑选是运用 3D DRAM。

总归，需求坚持满足的存储电容和满足的单元晶体管功能以在未来坚持保存时刻特征。他们的难题要求正在增加，以持续扩展 DRAM 配备并获得更大的产品尺度（即 >16 Gb）。除此之外，若是与引进新手工比较，本钱微缩的功率变差，那么DRAM微缩将会停手，而接收3D单元堆叠结构，或许接收新的DRAM观念。

Flash的演进方法

有几种交错的存储器手工具有一个合作的特征——非易失性。要求和应战因运用而异，约束从仅需求 Kb 存储的 RFID 到芯片中数百 Gb 的高密度存储。非易失性存储器可分为两大类——闪存（NAND Flash 和 NOR Flash）和非根据电荷的存储存储器。非易失性存储器基本上无处不在，许多运用程序运用一般不需求前沿手工节点的嵌入式存储器。More Moore 非易失性存储器表仅盯梢前沿自力部件的存储器应战和潜在处理方案。

闪存根据俭朴的单晶体管 (1T) 单元，其间晶体管既用作接见（或单元挑选）配备又用作存储节点。现在闪存服务于99%以上的运用。

当存储电子的数目抵达计算极限时，纵然能够进一步缩小器材尺度，完结更小的单元，存储器阵列中一切器材的阈值电压分布也变得不能控，逻辑状况不能展望。因而，存储密度不能经过连续缩放根据电荷的配备来无限增加。但是，经过笔直堆叠存储层或许会持续有用进步密度。

经过完结一个配备层然后完结另一层等等来堆叠的经济性值得嫌疑。如图 MM-9 所示，在堆叠几层配备后，每位本钱最早上升。此外，因为巨大处置增加的互连和良率丢掉导致阵列功率下降，或许会进一步下降此类 3D 堆叠的每比特本钱优势。

在2007 年，业界提出了一种“punch and plug”方法来笔直制作位线串，以大大简化加工过程。这种方法使 3D 堆叠配备只需几个过程，而不是经过重复处置，然后为 NAND 闪存供给了一条新的低本钱扩展途径。图 MM-9 说清楚一种这样的方法。开始缔造的bit-cost-scalable（或 BiCS）架构将 NAND 串从水平方位转为笔直方位 90 度。字线（WL）坚持在水平面上。如图 MM-9 所示，这种类型的 3D 方法比完好配备的堆叠要经济得多，并且本钱效益不会抵达适当高的层数。

自 2007 年以来，现已提出了许多根据 BiCS 观念的架构，傍边包含一些运用浮栅而不是电荷捕捉层举办存储的架构，这些手工在已往 2-3 年中现已投入量产。相同往常来说，一切 3D NAND 方法都接收了一种策略，纵然用比传统 2D NAND 大得多的面积占用空间。3D NAND 的 x 和 y 尺度（适当于 2D 中的单元尺度）在 100nm 约束内乃至更高，而最小的 2D NAND 约为 15nm。更大的“单元尺度”是经过堆叠很多存储层来完结具有竞争力的封装密度的。

3D NAND 的经济性因其巨大而奇怪的制作需求而变得加倍凌乱。只管较大的单元尺度好像放宽了对细线光刻的要求，但要完结高数据速率，*运用large page size尺度，而这又会转化为细距离位线和金属线。因而，纵然单元尺度很大，金属线依然需求约 20nm 的半距离，这只能经过具有双图画的 193i 光刻来完结。深孔刻蚀难度大、速率慢，刻蚀产值相同往常很低。堆积多层电介质和/或多晶硅，以及多层膜和深孔的计量都是对陌生范畴的应战。这些都转化为对新配备和占地面积的很多出资，以及对晶圆流和良率的新应战。

终究的未知数是能够堆叠若干层。

层的堆叠好像没有硬性物理约束。跨过必定的纵横比（也许是 100:1？）时，当反映离子蚀刻进程中的离子被侧壁上的静电荷曲折并且不能进一步向下移动时，蚀刻停手（etch-stop）征象或许会约束一次操作中能够蚀刻的层数 . 但是，这能够经过堆叠更少的层、蚀刻和堆叠更多的层（以更高的本钱）来绕过。

堆叠许多层或许会产生使晶圆曲折的高应力，只管这需求细心规划，但它好像并不是无法处理的物理极限。纵然在 200 层（每层约 50nm）时，总堆叠高度约为 10µm，依然与逻辑 IC 的 10-15 层金属层处于一致约束内。这种层厚度不会明显影响裸芯片厚度（现在最薄约为 40µm）。

但是，在 1000 层时，总层厚度或许会导致厚die不相符在薄封装中堆叠多个die（例如，16 或 32）的形状因数。现在量产176层，300 层有望完结，乃至500、800层也有或许。除了处置应战之外，堆叠更多层还增加了触摸更多字线所需的面积开支。该区域开支，加上增加的处置巨大性，终究将经过增加更多层来下降本钱效益。

当堆叠更多层被证明太难题时，面积 x-y 脚印的从头缩小或许终究会最早。但是，这种趋势并不能确保。若是孔纵横比是约束要素，那么缩小占位面积不会下降该比率，因而也杯水车薪。此外，与慎密距离的 2D NAND 比较，更大的单元尺度好像至少部分有助于 3D NAND 的更好功能（速率和循环牢靠性）。x-y 缩放是否仍能供给这样的功能尚不明晰。

因而，未来几代的蹊径图展望在 2022 年与当时节点坚持一致。另一方面，增加每个存储单元的存储位数虽然在手工上具有应战性，但好像获得了期望。这在必定水平上是为了行使 3D NAND 器材本质上更大，因而存储的电子更多，更简单制成更多的逻辑电平。

现在 4 位/单元器材 (QLC) 正在量产，并且达观地认为 5 位/单元乃至更多或许在不久的未来变得可行。一个单元中更多的存储位需求在功能上做出一些折衷，因为它需求更长的时刻来编程和读取，并且在将逻辑电平紧缩在一起时牢靠性会遭到影响。但是关于许多读取麋集型运用程序来说，为了下降本钱，这种权衡是能够承受的。

这个职业，高层出手整顿了

新式存储的不确定性

因为存储电荷太少，2D NAND Flash 缩放遭到计算波动的约束，一些不根据电荷存储的非常规非易失性存储器（铁电或 FeRAM、磁性或 MRAM、相变或 PCRAM，以及电阻或 ReRAM）正在开发中，构成一般称为“新式”存储器的种别。

只管 2D NAND 正在被 3D NAND 替代（不再受制于电子太少的瑕玷），但根据非电荷的新式存储器的一些特征（例如低电压操作或随机存取）正在被各式各样的运用重视然后获得持续成长的机遇。这些新式的存储器一般具有两端结构（例如，电阻器或电容器），因而很难一起用作单元格挑选配备。存储单元相同往常以1T-1C、1T-1R或1D-1R的方法连系独自的存取器材。

FeRAM：铁随机存储器

FeRAM 器材经过切换和感测铁电电容器的极化状况来完结非易失性。要读取内存状况，有必要盯梢铁电电容器的磁滞回线( hysteresis loop)，并且存储的数据被损坏并且有必要在读取后写回（损坏性读取，如 DRAM）。因为这种“损坏性读取”，找到既能供给满足的极化改动又能在延伸的工作周期内坚持需求安定性的铁电材料和电极材料是一项应战。

许多铁电材料关于 CMOS 制作材料的正常补偿来说是陌生的，并且能够经过传统的 CMOS 处置条件退化。FeRAM 速率快、功耗低、电压低，因而适用于 RFID、智能卡、ID 卡和其他嵌入式运用。处置难度约束了它的遍及接收。最近，提出了根据 HfO2的铁电 FET，其铁电性用于改动 FET 的 Vt，然后能够构成相似于闪存的 1T 单元。若是开发老练，这种新存储器能够用作低功耗且速率反常快的相似闪存的存储器。

MRAM：磁性内存

MRAM (Magnetic RAM) 配备接收磁性地道结 (MTJ：magnetic tunnel junction) 作为存储元件。MTJ 单元由两种铁磁材料组成，由用作地道势垒的薄绝缘层离隔。当一层的磁矩切换为与另一层对齐（或与另一层的倾向相反）时，电流流过 MTJ 的有用电阻会产生改动。能够读取地道电流的大小以指示存储的是“一”照样“零”。场切换 MRAM 或许是最靠近抱负的“通用存储器”的，因为它对错易失性的、快速的并且能够无限循环。因而，它能够用作 NVM 以及 SRAM 和 DRAM。

但是，在 IC 电路中产生磁场既难题又低效。只管如此，Field Switching MTJ MRAM现已乐成制成产品。但是，当存储元件缩放时，切换所需的磁场会增加，而电迁徙会约束可用于产生更高 H 场的电流密度。因而，估计现场开关 MTJ MRAM 不太或许扩展到 65nm 节点以上。

“STT(spin-transfer torque )”方法的最新期望供给了一种新的潜在处理方案，其间自旋极化电流将其角动量搬运到自在磁性层，然后在不凭借外部磁场的景象下回转其极性。在自旋搬运进程中，很多电流经过 MTJ 地道层，这种应力或许会下降写入耐久性。在进一步缩放时，存储元件的安定性会遭到热噪声的影响，因而估计在 32nm 及以下需求笔直磁化材料。最近现已证明了笔直磁化。

跟着NAND Flash的快速成长，以及最近推出的有望持续等效缩放的3D NAND，STT-MRAM替代NAND的期望好像迷茫。但是，其相似 SRAM 的功能和比传统 6T-SRAM 小得多的占用空间在该运用中引起了极大的爱好，稀罕是在不需求高循环耐久性的移动配备中，例如在策画中。因而，STT-MRAM 现在大多不被视为自力内存，而是嵌入式内存 ，并且不在自力 NVM 表中举办盯梢。

STT-MRAM 不仅是嵌入式 SRAM 替换品的潜在处理方案，也是嵌入式闪存 (NOR) 替换品的潜在处理方案。这关于物联网运用来说或许稀罕风趣，因为低功耗是最首要的。另一方面，关于运用更高存储密度的其他嵌入式体系运用，估计 NOR 闪存将持续占有主导职位，因为它依然更具本钱效益。此外，闪存能够遭受 PCB 板焊接进程（约 250°C）而不会丢掉其预加载代码，这是众所周知的，许多新式存储器没有能够证明这一点。

PCRAM

PCRAM 器材运用硫属化物玻璃（最常用的化合物是 Ge2Sb2Te5，或 GST）的非晶态和晶态之间的电阻率差异来存储逻辑电平。该器材由顶部电极、硫族化物相变层和底部电极组成。走漏途径被与相变元件串联的存取晶体管（或二极管）堵截。

相变写入操作包含：(1) RESET，其间硫族化物玻璃经过短电脉冲瞬间熔化，然后快速淬火成具有高电阻率的非晶固体，以及 (2) SET，其间振幅较低但更长脉冲（一般 >100ns）将非晶相退火为低电阻晶态。1T-1R（或 1D-1R）单元比 NOR Flash 更大或更小，取决于运用的是 MOSFET 照样 BJT（或二极管。该配备能够被编程为任何终究状况而无需擦除从前状况，然后供给更快的编程吞吐量。俭朴的电阻器结构和低电压操作也使 PCRAM 关于嵌入式 NVM 运用具有吸引力。

PCRAM 的首要应战是重置相变元件所需的高电流（fraction of mA），以及相对较长的设置时刻和高温耐受性以在回流焊年代（约 250°C）保存预加载代码。热滋扰是 PCRAM 可扩展性的潜在应战。但是，热滋扰效应对错累积的（不像闪存，其间导致电荷注入的编程和读取滋扰是累积的）并且较高温度的RESET脉冲很短（10ns。相变材料与电极的相互作用或许会带来耐久的牢靠性问题并约束循环耐久性，是类 DRAM 运用的首要应战。与 DRAM 相同，PCRAM 是真实的随机存取、位可变存储器。

现已运用碳纳米管作为电极证明， PCRAM 器材能够做到 < 5nm 的可扩展性，并且复位电流遵循较大器材的外推线。至少在一个事例中，证明了 1E11 的循环耐力。相变存储器从2011年最早用于成效手机，替代NOR Flash，2012年最早在~45nm节点量产，但往后没有新产品推出。在已往的几年中，PCM 存储器也被瞄准为嵌入式运用程序的 eFlash 替换品的潜在候选者 。在这些工作中，差异种其他相变材料的合金化答应获得相符焊接回流的存储器；但是，如此高的温度安定性是以较慢的写入速率为价值的。

ReRAM：电阻式存储器

现在正在研讨一大类两端器材，其间存储状况由金属-绝缘体-金属 (MIM：metal-insulator-metal ) 结构的电阻率抉择，用于存储运用。其间许多电阻式存储器仍处于研讨阶段。因为他们允许缩小到 10nm 以下，并以极高的频率 (< ns) 和低功耗运转，已往十年中许多工业实验室的要点研制工作使这项手工被遍及认为是 NAND 的潜在持续者（包含 3D NAND ).

作为一种双端器材，高密度 ReRAM 的成长一向遭到缺少优胜挑选器器材的约束。但是，3D XP 内存的最新期望好像现已处理了这个瓶颈，若是处理了不安定位等其他手工问题，ReRAM 或许会获得快速期望。除了 3D XP 阵列（相似于根据 PCRAM 的 3D XP 存储器）之外，还能够运用 2D 阵列和小字线 (WL) 和小位线 (BL) 半距离制作高密度 ReRAM 产品。

此外，若是终究接收 OTS 类型的挑选器器材，那么运用底部的晶体管和 3D 阵列中每个 ReRAM 器材的 OTS 挑选器来制作 BiCS 型 3D ReRAM 好像是可行的，如图 MM-10 所示。只管因为引进 3D XP 内存好像处理了双极挑选器配备的瓶颈，但没有推出高密度 ReRAM 产品，但能够合理预期 ReRAM 的期望。

但是最近，开发高密度 ReRAM 的热心好像消退了。这或许是因为两个原因原由。(1) 3D NAND Flash的乐成增加了进入门槛， (2) 难以知足大型阵列的牢靠性要求。（请重视，针对嵌入式运用程序的较小 Mb 大小阵列乐成开发 ReRAM 已发布多项布告。）

在已往的几年中，上述这些问题好像注定了高密度 ReRAM 的大规模运用。开始关于 ReRAM 由数千个原子组成，不受计算波动影响的观点现在看来值得嫌疑。好像操作 ReRAM 的灯丝仅由几个原子（离子）组成。好像有依据注释，纵然是相对较大的 ReRAM 配备也会遭到计算波动的影响。因而，咱们不看好高密度运用的 ReRAM。